Đo và debug tín hiệu I2S: kiểm tra BCLK, LRCK, DATA bằng logic analyzer

Đo I2S bằng logic analyzer cho bạn biết mạch có clock hay không, LRCK có đúng sample rate đã cấu hình hay không và DATA có mang dữ liệu thật hay đang phẳng. Để debug tín hiệu I2S, bạn cần một logic analyzer (máy phân tích logic) đủ nhanh, phần mềm có bộ giải mã I2S và nối dây đúng với mass chung giữa analyzer và mạch.

Logic analyzer ghi lại mức logic 0 và 1 của nhiều đường tín hiệu số theo thời gian, nên xem được BCLK, WS/LRCK và DATA cùng lúc. Nó khác oscilloscope (dao động ký), vốn đo điện áp analog. Nếu chưa rõ từng đường tín hiệu, hãy đọc trước bài I2S là gì: BCLK, WS và DATA. Bức tranh tổng thể nằm ở bài trụ cột ESP32 xử lý âm thanh số: kiến trúc và giới hạn.

Logic analyzer cho biết điều gì?

Một lần thu tốt trả lời ba câu hỏi. Một, BCLK có chạy không: không có xung nhịp bit thì phía nhận không chốt được dữ liệu. Hai, WS/LRCK có đúng tần số không: ở cấu hình stereo, tần số WS bằng sample rate, nên cấu hình 48 kHz phải đo được LRCK là 48.000 Hz. Ba, DATA có thay đổi theo dữ liệu không: DATA phẳng trong khi clock vẫn chạy là dấu hiệu nguồn dữ liệu chưa cấp mẫu.

Phần mềm PulseView (thuộc dự án siZucchini, mã nguồn mở, miễn phí) có sẵn bộ giải mã giao thức (protocol decoder) cho I2S. Protocol decoder là tính năng tự nhóm các cạnh xung của BCLK, WS và DATA thành từng mẫu âm thanh theo định dạng đã chọn, giúp đọc giá trị và vị trí kênh thay vì chỉ nhìn xung thô. Gán sai kênh hoặc chọn sai định dạng trong phần mềm sẽ cho kết quả sai dù tín hiệu trên dây đúng.

Chuẩn bị trước khi đo

Ghi lại cấu hình kỳ vọng trước khi kẹp que đo: sample rate, số kênh, số bit mỗi slot và định dạng. Ví dụ xuyên suốt bài dùng 48 kHz, stereo, slot 32 bit. Từ đó tính trước BCLK cần thấy: 48.000 x 2 slot x 32 bit = 3.072.000 Hz, tức 3,072 MHz, và mỗi chu kỳ WS chứa 64 xung BCLK. Tính trước giúp nhận ra sai lệch ngay khi đo.

• Logic analyzer có tốc độ lấy mẫu đáp ứng BCLK và MCLK nếu cần đo MCLK.
• Máy tính đã cài PulseView hoặc phần mềm thu của analyzer.
• Que đo nhỏ, kẹp chắc vào chân BCLK, WS, DATA và điểm mass gần đó.
• Cấu hình I2S trong firmware: sample rate, slot width, số kênh, định dạng.

Quy trình đo theo từng bước

Bước 1: Chuẩn bị và xác định điểm đo

Xác định đúng chân BCLK, WS/LRCK và DATA theo sơ đồ chân của board hoặc module đang dùng, không đoán theo thói quen vì thứ tự chân khác nhau giữa các board. Tìm thêm một điểm mass (GND) chắc chắn. Nối dây xong mới cấp nguồn và cho firmware chạy đúng trạng thái phát hoặc thu như lúc xảy ra lỗi.

Bước 2: Nối dây và bắt buộc chung mass

Kẹp que đo vào BCLK, WS và DATA, thêm MCLK nếu cấu hình dùng đường clock này. Bắt buộc nối mass của analyzer với mass của mạch: không chung mass (GND), analyzer không có mốc tham chiếu chung và kết quả có thể vô nghĩa hoặc chập chờn. Giữ dây đo càng ngắn càng tốt. Đây là kinh nghiệm thực hành có điều kiện: ở tần số MHz, dây dài dễ làm cạnh xung xấu đi, khiến bạn khó phân biệt lỗi của mạch với ảnh hưởng của cách nối đo.

Bước 3: Cấu hình tốc độ lấy mẫu theo Nyquist

Theo nguyên tắc Nyquist, tốc độ lấy mẫu tối thiểu phải gấp khoảng 2 lần tần số tín hiệu nhanh nhất mới tái hiện được tín hiệu. Trong thực hành đo xung số, nên chọn gấp 4 lần trở lên để thấy rõ cạnh xung và độ lệch thời gian. Với BCLK 3,072 MHz, mức nên dùng là 3,072 x 4 = 12,288 MHz, tức cần từ khoảng 12,3 MHz trở lên. Các USB logic analyzer phổ thông 24 MSa/s (nền chip FX2) đáp ứng được mức này. Giới hạn nằm ở MCLK: với MCLK 12,288 MHz, mức 24 MSa/s chỉ cho khoảng 2 mẫu mỗi chu kỳ, vừa chạm ngưỡng tối thiểu. Đừng kết luận sâu về MCLK từ lần thu như vậy; đó là vùng tới hạn của thiết bị đo.

Bước 4: Thu tín hiệu khi đang truyền

Thu khi firmware đang phát hoặc thu thật, với đoạn thu đủ dài để thấy nhiều chu kỳ WS liên tiếp. Kiểm tra tính liên tục: clock có mất đoạn không, DATA có thay đổi đều không. Đặt sai tốc độ lấy mẫu hoặc thu quá ngắn thì thu lại trước khi suy luận.

Bước 5: Bật bộ giải mã I2S trong PulseView

Gán đúng từng kênh analyzer cho BCLK, WS và DATA, thêm bộ giải mã giao thức I2S và chọn định dạng khớp cấu hình firmware. Kiểm tra lại việc gán kênh: hoán đổi WS với DATA là lỗi thao tác dễ gặp và cho kết quả vô nghĩa. Decoder nhóm dữ liệu theo frame và kênh, giúp phát hiện lệch hoặc hoán đổi kênh.

Bước 6: Đọc ba thông số LRCK, BCLK mỗi frame và DATA

Đọc theo thứ tự từ clock tới dữ liệu. Đầu tiên, tần số đo trên WS/LRCK phải bằng sample rate đã cấu hình, ở đây là 48.000 Hz. Tiếp theo, đếm số xung BCLK trong một chu kỳ WS: đếm được 64 BCLK mỗi frame nghĩa là frame gồm 2 slot x 32 bit, khớp cấu hình đã đặt. Cuối cùng, xem DATA: đường dữ liệu phải thay đổi theo nội dung và decoder phải cho mẫu hợp lệ ở cả hai kênh, không phẳng và không chỉ có một kênh. Một dấu hiệu định dạng cần nhớ: ở định dạng Philips chuẩn, WS đổi trạng thái trước MSB của dữ liệu 1 chu kỳ BCLK. Lệch khỏi quan hệ này cho thấy firmware có thể đang dùng định dạng khác, cần đối chiếu lại ở cả hai đầu.

Bước 7: Đối chiếu với cấu hình đã đặt

Gộp kết quả thành đối chiếu ngắn: LRCK so với sample rate, số BCLK mỗi frame so với số slot và slot width, trạng thái DATA so với trạng thái phát. Cả ba cùng khớp thì mới nên chuyển nghi ngờ sang phần analog sau DAC. Một thông số lệch thì sửa đúng lớp đó rồi đo lại.

Bảng xử lý lỗi khi debug tín hiệu I2S

Bảng này là quy trình khoanh vùng: chỉ khắc phục nguyên nhân đã được phép kiểm tra tương ứng xác nhận.

Giới hạn của cách đo này

Logic analyzer xác nhận phần số: mức logic và quan hệ thời gian. Nó không cho biết chất lượng analog sau DAC, và xung xấu trên màn hình chưa chắc là lỗi mạch vì dây dài, mass kém cũng làm xấu kết quả đo. Kết quả chỉ có giá trị trong đúng cấu hình đã thu: đổi sample rate hay slot width thì phải tính lại giá trị kỳ vọng và đo lại từ LRCK.

Câu hỏi thường gặp

Không có oscilloscope thì logic analyzer có đủ để debug tín hiệu I2S không?

Đủ cho phần số: BCLK, tần số LRCK, số BCLK mỗi frame và DATA. Nó không thay oscilloscope cho tín hiệu analog.

Tốc độ lấy mẫu cần bao nhiêu khi BCLK là 3,072 MHz?

Tối thiểu khoảng 2 lần theo Nyquist, thực hành nên từ 4 lần, tức khoảng 12,3 MHz. Analyzer 24 MSa/s đáp ứng mức này nhưng tới hạn với MCLK 12,288 MHz.

Vì sao có đủ clock mà vẫn không có tiếng?

Nhìn DATA trước: nếu DATA phẳng dù clock đúng, khả năng cần kiểm tra là nguồn dữ liệu chưa chạy. Nếu DATA hợp lệ trên decoder, lỗi nhiều khả năng nằm ở các tầng sau phần số.

Đếm BCLK trong một chu kỳ WS cho biết điều gì?

Cho tổng số bit mỗi frame. Đếm được 64 ở cấu hình stereo nghĩa là 2 slot x 32 bit. Không khớp phép tính từ cấu hình nghĩa là sample rate hoặc slot width đang khác kỳ vọng.

Có bắt buộc nối mass của analyzer với mass của mạch không?

Có. Không chung mass (GND), analyzer thiếu mốc tham chiếu chung và kết quả có thể sai hoặc chập chờn. Nối mass trước khi thu và giữ dây mass ngắn, chắc.

Khi BCLK, LRCK và DATA đã đúng cấu hình, bạn có thể chuyển sang kiểm tra DAC, ampli và linh kiện phù hợp cho dự án tại cimo.vn để đối chiếu tiếp trong cùng cụm chủ đề ESP32 audio.